Setup/Hold time

Setup/Hold time 是測試晶片對輸入信號和時鐘信號之間的時間要求，是接收器本身的特性。

如果不滿足建立和保持時間的話，那麼DFF（D type flip-flop/D類型觸發器） 將不能正確地採樣到資料，將會出現亞穩態（metastability ）的情況。如果資料信號在時鐘沿觸發前後持續的時間均超過建立和保持時間，那麼超過量就分別被稱為建立時間裕量和保持時間裕量。

Setup time

建立時間（setup time）是指觸發器的時鐘信號上升沿到來以前，資料穩定不變的時間。輸入信號應提前時鐘上升沿（如上升沿有效）T 時間到達晶片，這個T 就是建立時間Setup time。簡而言之，時鐘邊沿觸發前，要求資料必須存在一段時間，這就是器件需要的建立時間。

如不滿足setup time，這個資料就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿，資料才能被打入觸發器。

Hold time

保持時間（hold time）是指觸發器的時鐘信號上升沿到來以後，資料穩定不變的時間。簡而言之，時鐘邊沿觸發後，資料也必須保持一段時間，以便能夠穩定讀取，這就是器件需要的保持時間。如果hold time 不夠，資料同樣不能被打入觸發器。

 

輸入高電平（Vih）

保證邏輯門的輸入為高電平時所允許的最小輸入高電平，當輸入電平高於Vih時，則認為輸入電平為高電平。

 

輸入低電平（Vil）

保證邏輯門的輸入為低電平時所允許的最大輸入低電平，當輸入電平低於Vil時，則認為輸入電平為低電平。

 

輸出高電平（Voh）

保證邏輯門的輸出為高電平時的輸出電平的最小值，邏輯門的輸出為高電平時的電平值都必須大於此Voh。

 

輸出低電平（Vol）

保證邏輯門的輸出為低電平時的輸出電平的最大值，邏輯門的輸出為低電平時的電平值都必須小於此Vol。

 

閾值電平(Vt)

數位電路晶片都存在一個閾值電平，就是電路剛剛勉強能翻轉動作時的電平。它是一個界於 Vil、Vih之間的電壓值，對於CMOS電路的閾值電平，基本上是二分之一的電源電壓值，但要保證穩定的輸出，則必須要求輸入高電平> Vih，輸入低電平 <Vil。

對於一般的邏輯電平，Vih，Vil，Voh,Vol以及Vt的關係可表示如下：

Voh> Vih > Vt > Vil > Vol。

 

Ioh

邏輯門輸出為高電平時的負載電流（為拉電流）。

Iol

邏輯門輸出為低電平時的負載電流（為灌電流）。

Iih

邏輯門輸入為高電平時的電流（為灌電流）。

Iil

邏輯門輸入為低電平時的電流（為拉電流）。

 

門電路輸出極在集成單元內不接負載電阻而直接引出作為輸出端，這種形式的門稱為開路門。

開路的TTL、CMOS、 ECL門分別稱為集電極開路（OC）、漏極開路（OD）、發射極開路（OE），使用時應審查是否接上拉電阻（OC、OD門）或下拉電阻（OE門），以及電 阻阻值是否合適。對於集電極開路（OC）門，其上拉電阻阻值RL應滿足下面條件：

（1）： RL < （VCC－Voh）/（n*Ioh+m*Iih）

 

（2）：RL > （VCC－Vol）/（Iol+m*Iil）

其中

n：線與的開路門數；

m：被驅動的輸入端數。：

常用的邏輯電平 ·邏輯電平：有TTL、CMOS、LVTTL、ECL、PECL、GTL；RS232、RS422、LVDS等。

·其中TTL和CMOS的邏輯電平按典型電壓可分為四類：

5V系列（5V TTL和5V CMOS）、3.3V系列，2.5V系列和1.8V系列。

·5V TTL和5V CMOS邏輯電平是通用的邏輯電平。 ·

3.3V及以下的邏輯電平被稱為低電壓邏輯電平，常用的為LVTTL電平。 ·

低電壓的邏輯電平還有2.5V和1.8V兩種。 ·ECL/PECL和LVDS是差分輸入輸出。 ·RS-422/485和RS-232是串口的介面標準，RS-422/485是差分輸入輸出，RS-232是單端輸入輸出。